试用译码器74LS138和与非门电路实现逻辑函数：L=AB+AC+BC？

1表示赞成，0表示否定。011 101 110 111四种情况表决通过。A B C代表3个人，然后简化。或：Sa，Sb，Sc为三裁判按键，按下=1通过，S为开始键真值表中绿色圈为通过组合，通过後LED亮。138译码器的ABC做为输入端，Y3，Y5，Y6，Y7连在一个与非门上，令其输出为Y，若Y为高电频，则表决通过，Y为低电频则表决不通过。扩展资料：74LS138可以组成三变量输入，四变量输入的任意组合逻辑电路。用一块3线-8线译码器74LS138可以组成任何一个三变量输入的逻辑函数，任意一个输入三变量的逻辑函数都可以用一块3线-8线译码器74LS138来实现。因为任意一个组合逻辑表达式都可以写成标准与或式的形式，即最小项之和的形式，而·块3线-8线译码器74LS138的输出正好是二变量最小项的全部体现。参考资料来源：百度百科-74LS138

74LS138是一种3-8译码器，它的使能信号是通过其输入端的某一管脚控制的。在74LS138中，使能信号是通过G1、G2A和G2B管脚控制的。这三个管脚可以分别设置为高电平、低电平或不连接。具体设置如下：1. 当G1管脚为高电平时，使能信号被激活，译码器开始工作。2. 当G1管脚为低电平时，使能信号被禁止，译码器停止工作。3. 如果G1管脚不连接，那么译码器将一直处于使能状态。4. G2A和G2B管脚用于级联多个译码器时的使能控制，一般情况下可以不连接。需要注意的是，使能信号的设置应该根据具体的应用场景来确定，以确保译码器能够正常工作。

将双3-8译码器级联为4-16译码器。设计思路由于译码器译码输入与输出对应，输入端位0000~1111对应选择输出端的Q0~Q15，且0000~0111恰好对应Q0~Q7，故可以根据输入端最高位将4-16线译码器分割为低8位和高8位，结合逻辑地址分段的思路使用两个3-8线译码器的表示对应的Q0~Q7和Q8~Q15。由于Q0~Q7和Q8~Q15除了输入端的最高位不同其余位数对应相等，因此可以通过使用输入端最高位控制3-8译码器的使能端来选择输出端口的段地址，通过剩余的输入作为偏移地址控制有效译码器的输出。设计分析该设计通过输入端最高位作为片选信号作为分段的选择，将输入端剩余位数作为偏移量选择片内输出，实现两个3-8译码器的级联形成4-16译码器。注意事项译码器根据其内部结构不同输出端和使能端均有高电平有效和低电平有效两种，实际使用应根据相关技术手册调整，即调整反相器的位置和输出的默认电平，常使用上拉电阻和下拉电阻。先取第1片74LS138的和作为它的第四个地址输入端（在同一个时间令），再取第2片74LS138的和作为它的第四个地址输入端（在同一个时间令），最后取两片的和，并将两片74LS138相接，于是得到两片74LS138的输出分别为：上面的两式表明了第1片74LS138工作而第2片74LS138禁止时，将的0000～0111这8个代码译成8个低电平信号；第2片74LS138工作而第1片74LS138禁止时，将的1000～1111这8个代码译成8个低电平信号。这样就用两个3线－8线译码器74LS138扩展成一个4线－16线的译码器了，电路原理图如下图所示：扩展资料：74LS138 为3线－8线译码器，共有 54LS138和 74LS138 两种线路结构型式。其中，54LS138为军用，74LS138为民用。其工作原理为：1、当一个选通端（E1）为高电平，另两个选通端（(/E2))和(/E3)）为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。(即输出为Y0至Y7的非)比如：A2A1A0=110时，则Y6输出端输出低电平信号。2、利用 E1、E2和E3可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。3、若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。4、可用在8086的译码电路中，扩展内存。参考资料来源：百度百科-74LS138

74ls138引脚图74HC138管脚图：74LS138为3线，8线译码器，共有54/74S138和54/74LS138两种线路结构型式。38译码器，是TTL系列的，也就是74系列，有三百个输入端A0，A1，A2，其中A2是高位，输出是度八个低电平输出Y0～Y7，工作电压一般的5V就可以了。举个例子：A0，A1，A2依次输入000，输出就是Y0，输入依次是属001，输出就是Y1。扩展资料：原理当门终端（G1）高水平，另外两个门结束（／（G2A）／（G2B））为低电平时，可以将处理结束（A，B，C）相应的二进制代码的输出低电平。通过使用G1，／（G2A）和／（G2B），可以扩展到24行译码器。如果一个外部逆变器也可以级联扩展成一个32线的译码器。如果门作为数据输入到最后，74ls138也会使数据分布与非门3－8组成的译码器行到74行ls1383－8解码器74ls138函数表的逻辑图或表我们可以看到74ls1388输出针。在任何时间或高一级－所有芯片不工作状态，或只有一个低级别0，所有其余的7输出接脚高一级。如果两个输出插脚同时为0，则芯片损坏。

用一块3线-8线译码器74LS138可以组成任何一个三变量输入的逻辑函数，任意一个输入三变量的逻辑函数都可以用一块3线-8线译码器74LS138来实现。因为任意一个组合逻辑表达式都可以写成标准与或式的形式，即最小项之和的形式，而·块3线-8线译码器74LS138的输出正好是二变量最小项的全部体现。根据输出表达式，从中可以看出译码器74LS138是一个完全译码器，涵盖了所有三变量输入的最小项，这个特性正是它组成任意一个组合逻辑电路的基础。74ls138还有另一重要应用，可以组成数据分配器。其实在电路在家用电器、自动化控制等方面都有重要的应用。扩展资料：工作原理1、当一个选通端（E1）为高电平，另两个选通端为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。（即输出为Y0至Y7的非）比如：A2A1A0=110时，则Y6输出端输出低电平信号。2、利用 E1、E2和E3可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。3、若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。4、可用在8086的译码电路中，扩展内存。参考资料来源：百度百科-74LS138

可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。74LS138为3线－8线译码器，共有54/74S138和54/74LS138两种线路结构型式，其工作原理就是当一个选通端（E1）为高电平，另两个选通端（/E2）和（/E3）为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。

【答案】：D集成译码器74LS138为3-8线译码器，其计算机原理为ABC三个输入，每一个输入，拆分成2路，对应到1和0，通过一个非门来实现，译码器一共有6个线路——123456，有8个输出，每一个输出，对应3个线路。根据其原理可知，其输出端的有效电平个数为8。

输入端为EDCBA，其中低三位CBA分别连接4片73HC138的输入端，用高二位ED实现片选。将5线-32线译码器的5根输入线A4A3A2A1A0分成两组，低三位A2A1A0接至每个138的输入端，高两位A4A3用来产生片选信号，A4A3的组合状态共4个，每个状态的输出接至138的对应控制端即可。扩展资料：74138是一种3线—8线译码器 ，三个输入端CBA共有8种状态组合（000—111），可译出8个输出信号Y0—Y7。这种译码器设有三个使能输入端，当G2A与G2B均为0，且G1为1时，译码器处于工作状态，输出低电平。当译码器被禁止时，输出高电平。检测74ls138译码器时间波形的电路，使用的虚拟仪器为数字信号发生器和逻辑分析仪。数字信号发生器在一个周期内按顺序送出两组000—111的方波信号。参考资料来源：百度百科-译码器

【答案】：D已知74LS138译码器输出低电平有效，当输入ABC为001时，即代表输入信号为1，此时输出为Y1=0，其余均为1，因此输出Y0和Y7状态分别为1，1。

74L138译码器对51单片机实现功能当一个选通端（E3）为高电平，另两个选通端（E1)和/(E2)）为低电平时，可将用单片机3个引脚控制地址端的二进制编码在一个对应的输出端以低电平译出。若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器用与非门组成的3线-8线译码器74LS1383线-8线译码器74LS138的功能表无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态。译码器工作原理：译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。有一些译码器设有一个和多个使能控制输入端，又成为片选端，用来控制允许译码或禁止译码。在图1中，74138是一种3线—8线译码器 ，三个输入端CBA共有8种状态组合（000—111），可译出8个输出信号Y0—Y7。这种译码器设有三个使能输入端，当G2A与G2B均为0，且G1为1时，译码器处于工作状态，输出低电平。当译码器被禁止时，输出高电平。

3--8线译码器输入对应的110为十进制数6，所以对应的输出应该为最小项m6"，即Y0Y1Y2Y3Y4Y5Y6Y7为11111101

74LS138是3位二进制译码器，B2、B1、B0位输入信号；使能输入端：E3接1，E2、E1接0，Y7~Y0的非为输出信号。Y0的非=m0的非。将要用译码器实现的逻辑功能用最小项的非表示，逻辑功能中有那个最小项的非，就将对应译码器的输出端接出来，用相应的门即可实现功能。

74LS138译码器的输出是不带缓冲的直接输出.输出低电平有效.

74ls138是3 - 8线译码器，扩展成24线，用三片74ls138，就能出24线，三片的选择端A连接在一起，B连接在一起，C连接在一起，用三I/O选择。使能端G1接高电平。使能端G2A，G2B（4脚，5脚）连接在一起，再用一片74ls138或74ls139译码器的输出端分别控制24线译码器的三个使能端G2A，G2B。再用2个I/O控制使能选择，即5个I/O就能出24线译码。

74ls138引脚图：74HC138管脚图：74LS138为3 线－8 线译码器，共有 54/74S138和 54/74LS138两种线路结构形式，其工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。利用 G1/(G2A)和/(G2B)可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。3线-8线译码器74LS138的功能表：无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。扩展资料：71LS138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个意外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。

71LS138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把作为“数据”输入端（在同一个时间），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。例2． 74LS138 3－8译码器的各输入端的连接情况及第六脚（）输入信号A的波形如下图所示。试画出八个输出管脚的波形。解：由74LS138的功能表知，当（A为低电平段）译码器不工作，8个输出管脚全为高电平，当（A为高电平段）译码器处于工作状态。因所以其余7个管脚输出全为高电平，因此可知，在输入信号A的作用下，8个输出管脚的波形如下：即与A反相；其余各管脚的输出恒等于1（高电平）与A的波形无关。【例3.3.2】 试用两片3线-8线译码器74LS138组成4线-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。解：由图3.3.8可见，74LS138仅有3个地址输入端。如果想对4位二进制代码，只能利用一个附加控制端（当中的一个）作为第四个地址输入端。取第（1）片74LS138的和作为它的第四个地址输入端（在同一个时间令），取第（2）片的作为它的第四个地址输入端（在同一个时间令），取两片的、、，并将第（1）片的和接至，将第（2）片的接至，如图3.3.9所示，于是得到两片74LS138的输出分别为图3.3.9 用两片74LS138接成的4线－16线译码器式（3.3.8）表明时第（1）片74LS138工作而第（2）片74LS138禁止，将的0000～0111这8个代码译成8个低电平信号。而式（3.3.9）表明时，第（2）片74LS138工作，第（1）片74LS138禁止，将的1000～1111这8个代码译成8个低电平信号。这样就用两个3线－8线译码器扩展成一个4线－16线的译码器了。同理，也可一用两个带控制端的4线－16线译码器接成一个5线-32线译码器。

用3线—8线译码器(74LS138芯片)四输入与非门实现三个开关控制一个灯的电路：全加器真值表：00000；00110；01010；01101；10010；10101；11001；11111。故有Si和Ci的表达式分别为：Si＝A"B"C＋A"BC"＋AB"C"＋ABCCi＝A"BC＋AB"C＋ABC"＋ABC故74138的连接图为：下面的地址输入端：A2、A1、A0分别接全加器的三个输入信号：Ai、Bi、Ci－1；下面的使能信号端：S1接高电平＂1＂，S2、S3接低电平＂0＂；上面的信号输出端：Y1、Y2、Y4、Y7接至一个四输入与非门的四个输入端，此与非门的输出端为全加器输出信号Si端。Y3、Y5、Y6、Y7接至一个四输入与非门的四个输入端，此与非门的输出端为全加器输出信号Ci端。扩展资料：3线—8线译码器的注意事项：变量译码器是一个将n个输入变为2^n个输出的多输出端的组合逻辑电路。其模型可用下图来表示，其中输入变化的所有组合中，每个输出为1的情况仅一次，由于最小项在真值表中仅有一次为1，所以输出端为输入变量的最小项的组合。故译码器又可以称为最小项发生器电路。74138是一种3线—8线译码器 ，三个输入端CBA共有8种状态组合（000—111），可译出8个输出信号Y0—Y7。这种译码器设有三个使能输入端，当G2A与G2B均为0，且G1为1时，译码器处于工作状态，输出低电平。当译码器被禁止时，输出高电平。74ls138译码器时间波形的电路，使用的虚拟仪器为数字信号发生器和逻辑分析仪。数字信号发生器在一个周期内按顺序送出两组000—111的方波信号。参考资料来源：百度百科-译码器

这个我不知道能不能添加其他的逻辑器件，如果不能我也就没办法了，74138是组合逻辑器件而不是时序逻辑器件，所以值是不能返回来再起作用的。首先你可以看一下74138的真值表然后根据题意y=ABC+A/B/C+/A/B/C也就是说最小项为111 100 000而当满足这三个最小项时，y7，y1，y0分别低有效你只要把这三个输出非一下在三项或一下就可以实现逻辑功能了。建议你好好理解一下74138译码器的功能。（其实就是一个0~7的译码器，对应到卡诺图就是个三变量卡诺图）

1、引脚图2、引脚功能：A0~A2：地址输入端STA（E1）：选通端/STB（/E2）、/STC（/E3）：选通端（低电平有效）/Y0~/Y7：输出端（低电平有效）VCC：电源正GND：地A0~A2对应Y0——Y7；A0，A1，A2以二进制形式输入，然后转换成十进制，对应相应Y的序号输出低电平，其他均为高电平；拓展资料：74ls138工作原理74LS138 为3 线－8 线译码器，共有 54/74S138和 54/74LS138两种线路结构型式，其工作原理如下：①当一个选通端（E1）为高电平，另两个选通端（（/E2））和（/E3））为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。（即输出为Y0至Y7的非）比如：A2A1A0=110时，则Y6输出端输出低电平信号。②利用 E1、E2和E3可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。③若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。④可用在8086的译码电路中，扩展内存。参考资料：　　百度百科-74LS138

用三片3线-8线74ls138组成5线-24线译码器,74LS138有三条选择输入线既 A,B,C.片脚为脚1,脚2,脚3.把三片74LS138的A,B,C,分别并联在一起,既每条线上连有3个A,3个B,3个C.这样,占去了5条线的3条.还剩两条线,用于控制三片74LS138的使能输入.使能控制有3个脚,叫为 G1,G2A,G2B.74LS138集成块,6脚=G1,4脚=G2A,5脚=G2B真值表公式 G2=G2A+G2B 当G1=H, G2=L 时 集成块被选通.设:剩的两条用于使能控制的线为 K1,K2,三片74LS138集成块分别叫U1,U2,U3.使U1的G1接5V,U1的G2A连K1,U1的G2B连K2,U2的G1连K1,U2的G2A和G2B连一起连K2,U3的G1连K2,U3的G2A和G2B连一起连K1.这样,当K1,K2两条线分别等于 0 0,0 1,和 1,0 时,就能分别选通U1,U2,U3三个集成块中的其中一片.

用3线-8线译码器和门电路设计组合逻辑电路，使Y=BC+AB……A0,A1,A2分别对应为A，...用一片74LS138译码器和一片2-四输入与非门74LS20就可以实现，函数中的Y3,

74ls138是3-8线译码器，单个一般只能实现0到7的译码，二g段译码有2.3.4.5.6.8.9，要实现8,9的译码，简单的办法是将两片74ls138译码器扩展成4-16线译码器，可很容易实现共阴7段数码管g的译码。

令74LS138的三个选通输入依次是ABCY1=AC的话 列出真值表，当ABC=101或者111的时候 Y1=1。 当ABC=101时，译码器选择Y5(即此时Y5输出0，其余输出1) 将Y5和Y7接到门电路的与非门即可。Y2 Y3的实现同理Y2好像可以化简 A先跟BC取异或再跟BC取与 。A跟BC两项都取0输出才为0. 最后接法是将Y3到Y7的5个输出接入与非门。

首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。全加器有3个输入端：a,b,ci；有2个输出端：s,co.与3-8译码器比较，3-8译码器有3个数据输入端：A,B,C；3个使能端；8个输出端，OUT(0-7)。这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端，即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci；将3-8译码器的3个使能端都置为有效电平，保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系。现在写出全加器和3-8译码器的综合真值表：（A/a,B/b,C/ci为全加器和译码器的输入，OUT为译码器的输出（0-7），s为加法器的和，co为加法器的进位输出）PS:假定译码器的输出为高电平有效。A/a B/b C/ci OUT s co 0 0 0 0 0 0 0 0 1 1 1 0 0 1 0 2 1 0 0 1 1 3 0 1 1 0 0 4 1 0 1 0 1 5 0 1 1 1 0 6 0 1 1 1 1 7 1 1根据上面的真值表，可以设计出电路图：将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入，或门的输出作为加法器的进位输出。即完成了加法器的设计。回过头来分析：当加法器的输入分别为：a=1,b=0,ci=1时，对应3-8译码器的输入为A=1,B=0,C=1，这是译码器对应的输出为OUT(5)=1,其余的为0，根据上面设计的连接关系，s=0,co=1,满足全加器的功能，举其他的例子也一样，所以，设计全加器的设计正确。

1、引脚图2、引脚功能：A0~A2：地址输入端STA（E1）：选通端/STB（/E2）、/STC（/E3）：选通端（低电平有效）/Y0~/Y7：输出端（低电平有效）VCC：电源正GND：地A0~A2对应Y0——Y7；A0，A1，A2以二进制形式输入，然后转换成十进制，对应相应Y的序号输出低电平，其他均为高电平；拓展资料：74ls138工作原理74LS138 为3 线－8 线译码器，共有 54/74S138和 54/74LS138两种线路结构型式，其工作原理如下：①当一个选通端（E1）为高电平，另两个选通端（（/E2））和（/E3））为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。（即输出为Y0至Y7的非）比如：A2A1A0=110时，则Y6输出端输出低电平信号。②利用 E1、E2和E3可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。③若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。④可用在8086的译码电路中，扩展内存。参考资料：　　百度百科-74LS138

　　可以控制8个扩展芯片，地址范围决定于芯片的大小了。其本身而言是3入8出，也就是3根地址线输入，译码后8根输出。比如控制8个6264，那么地址范围就是0000H~1FFFH，2000H~3FFFH,,,,,,，D000H~FFFFH。　　74ls138是3/8线译码器，即对3位二进制输入数码进行译码，得到8个输出状态。　　G1,G2A,G2B,为使能端，G1高电平有效，G2A,G2B低电平有效。A,B,C为译码信号输入端，Y0~Y7为译码输出端，低电平有效。　　一般是将多出的地址线做为使能端的输入信号，用138的输出端接后级IC片选控制端，译码输出对应的地址范围要结合周围电路来看。

工具栏中。Multisim是美国的仿真工具，适用于板级的模拟/数字电路板的设计工作，工具中的74ls138是译码器，就在工具的工具栏中能找到，专为解码或解复用应用而设计，具有3个输入至8个输出设置。

用一片进行高三位译码，8个输出分别用来分别控制8片译码器进行低三位译码。再将这8片的输出(共64个输出)作为(总)译码的输出。 所以是9片。嘎嘎

74LS138是3线8线译码器，有8个输出端，可以带8个数码管，所以，13个数码管就要用2个74LS138。想用74LS138驱动数码管有点问题，输出端在低电平时的最大输出电流只有4mA，而它的输出端是要接到数码管公共端的，数码管是点亮时公共端的电流要远远大于4mA的，而且数码管必须是共阴的，共阳是无效的。74HC154是4线-16线译码器，有16个输出端，一片就可以带16个数码管了。更主要是它的输出端的输出电流可达到25mA，这个电流驱动数码管的公共端还可以。结论，用1片74HC154就可以接13个数码管，而不能用74LS138。

74ls138是3 - 8线译码器，当使能端满足时，根据地址线C,B,A的值，使得输出Y0至Y7的八个输出中有一个为低电平。74ls151是8选1数据选择器，有八个数据输入端D0至D7，当选通为低电平时，根据数据选择C,B,A的值，八个数据输入端D0至D7，有一个数据输出到输出端Y。

我这里建议你使用两片74LS138芯片一片控制s函数一片控制C函数由于每片芯片都有三个使能端，你只要每片都选用一个就行了其余的使能端接地就行了。关键的地方来，使用第一片芯片用于函数S那么这片芯片的使能端接1为什么自己去想。那么如何去判断要使用进位信号呢这里你就要使用三个输入ABC请你记住当只有三个变量中有两个或两个以上同时为1时才进位，也就是说控制C函数的芯片才被激活好了具体咋做自己去设计了哈我已经给你了讲够明白的了在电脑上画图不好画你自己去画吧！

这是两个不同逻辑功能的芯片138是3线-8线的译码器。用于选择在8根输出线中的哪根有效48是BCD码译码器。用于连接7段LED数码管。译码器(decoder)是一类多输入多输出组合逻辑电路器件，其可以分为：变量译码和显示译码两类。 变量译码器一般是一种较少输入变为较多输出的器件，常见的有n线-2^n线译码和8421BCD码译码两类；显示译码器用来将二进制数转换成对应的七段码，一般其可分为驱动LED和驱动LCD两类。

74ls138引脚图：74HC138管脚图：74LS138为3 线－8 线译码器，共有 54/74S138和 54/74LS138两种线路结构形式，其工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。利用 G1/(G2A)和/(G2B)可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。3线-8线译码器74LS138的功能表：无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。扩展资料：71LS138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个意外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。

非门应该移至左面的74LS138的6脚输入端，参考下图：

74LS138 为3 线－8 线译码器，共有 54/74S138和 54/74LS138两种线路结构型式，其工作原理如下： 　　①当一个选通端（E1）为高电平，另两个选通端（（/E2））和（/E3））为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。（即输出为Y0至Y7的非）比如：A2A1A0=110时，则Y6输出端输出低电平信号。 　　②利用 E1、E2和E3可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。 　　③若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。 　　④可用在8086的译码电路中，扩展内存。 单 74ls138叫38译码器 就是三个输入 对应8个输出 意思就是 一个3位的二进制 输入对应一个10进制的一位 例如 A B C 输入 1 1 1 那他那边的Y就会输出对应的一个位置 如果ABC 译码为8 那Y里面就有一个位被弄为低电平。

1、引脚图2、引脚功能：A0~A2：地址输入端STA（E1）：选通端/STB（/E2）、/STC（/E3）：选通端（低电平有效）/Y0~/Y7：输出端（低电平有效）VCC：电源正GND：地A0~A2对应Y0——Y7；A0，A1，A2以二进制形式输入，然后转换成十进制，对应相应Y的序号输出低电平，其他均为高电平；拓展资料：74ls138工作原理74LS138 为3 线－8 线译码器，共有 54/74S138和 54/74LS138两种线路结构型式，其工作原理如下：①当一个选通端（E1）为高电平，另两个选通端（（/E2））和（/E3））为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。（即输出为Y0至Y7的非）比如：A2A1A0=110时，则Y6输出端输出低电平信号。②利用 E1、E2和E3可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。③若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。④可用在8086的译码电路中，扩展内存。参考资料：　　百度百科-74LS138

Yi非等于Mi非，

用一块3线-8线译码器74LS138可以组成任何一个三变量输入的逻辑函数，任意一个输入三变量的逻辑函数都可以用一块3线-8线译码器74LS138来实现。因为任意一个组合逻辑表达式都可以写成标准与或式的形式，即最小项之和的形式，而·块3线-8线译码器74LS138的输出正好是二变量最小项的全部体现。根据输出表达式，从中可以看出译码器74LS138是一个完全译码器，涵盖了所有三变量输入的最小项，这个特性正是它组成任意一个组合逻辑电路的基础。74ls138还有另一重要应用，可以组成数据分配器。其实在电路在家用电器、自动化控制等方面都有重要的应用。扩展资料：工作原理1、当一个选通端（E1）为高电平，另两个选通端为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。（即输出为Y0至Y7的非）比如：A2A1A0=110时，则Y6输出端输出低电平信号。2、利用 E1、E2和E3可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。3、若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。4、可用在8086的译码电路中，扩展内存。参考资料来源：百度百科-74LS138

两片74LS138组成的4-16线译码器工作原理是利用使能端组成的。选择端输入为D0，D1，D2，使能端变为选择端D3。74ls138的使能端芯片使能时，必须是 S1=H，S2+S3=L；也就是S1为高电平时，S2和S3同时为低电平时芯片才被使能，否则芯片输出全是H。当输入D3为L时，74ls138（1）被使能，74ls138（2）的输出全为H，74ls138（1）会根据D0，D1，D2的输入信号选择出输出L的输出端。当输入D3为H时，74ls138（2）被使能，74ls138（1）的输出全为H，74ls138（2）会根据D0，D1，D2的输入信号选择出输出L的输出端。此就为4 - 16线译码原理。

将双3-8译码器级联为4-16译码器。设计思路由于译码器译码输入与输出对应，输入端位0000~1111对应选择输出端的Q0~Q15，且0000~0111恰好对应Q0~Q7，故可以根据输入端最高位将4-16线译码器分割为低8位和高8位，结合逻辑地址分段的思路使用两个3-8线译码器的表示对应的Q0~Q7和Q8~Q15。由于Q0~Q7和Q8~Q15除了输入端的最高位不同其余位数对应相等，因此可以通过使用输入端最高位控制3-8译码器的使能端来选择输出端口的段地址，通过剩余的输入作为偏移地址控制有效译码器的输出。设计分析该设计通过输入端最高位作为片选信号作为分段的选择，将输入端剩余位数作为偏移量选择片内输出，实现两个3-8译码器的级联形成4-16译码器。注意事项译码器根据其内部结构不同输出端和使能端均有高电平有效和低电平有效两种，实际使用应根据相关技术手册调整，即调整反相器的位置和输出的默认电平，常使用上拉电阻和下拉电阻。先取第1片74LS138的和作为它的第四个地址输入端（在同一个时间令），再取第2片74LS138的和作为它的第四个地址输入端（在同一个时间令），最后取两片的和，并将两片74LS138相接，于是得到两片74LS138的输出分别为：上面的两式表明了第1片74LS138工作而第2片74LS138禁止时，将的0000～0111这8个代码译成8个低电平信号；第2片74LS138工作而第1片74LS138禁止时，将的1000～1111这8个代码译成8个低电平信号。这样就用两个3线－8线译码器74LS138扩展成一个4线－16线的译码器了，电路原理图如下图所示：扩展资料：74LS138 为3线－8线译码器，共有 54LS138和 74LS138 两种线路结构型式。其中，54LS138为军用，74LS138为民用。其工作原理为：1、当一个选通端（E1）为高电平，另两个选通端（(/E2))和(/E3)）为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。(即输出为Y0至Y7的非)比如：A2A1A0=110时，则Y6输出端输出低电平信号。2、利用 E1、E2和E3可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。3、若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。4、可用在8086的译码电路中，扩展内存。参考资料来源：百度百科-74LS138

9片。用一片进行高三位译码，8个输出分别用来分别控制8片译码器进行低三位译码，再将这8片的输出（共64个输出）作为（总）译码的输出，所以是9片。由于一共64线，所以需要8个74LS138作为输出，另外还需要一个74LS138起控制功能。把它标为Ax，其中x分别取0-7，也就是说一共有8个这样的74LS138，由于作用一样，我就只画了一个。这八个74LS138具有共同的输入脚D0-D2和不同的控制脚Bx。扩展资料：用一块3线-8线译码器74LS138可以组成任何一个三变量输入的逻辑函数，任意一个输入三变量的逻辑函数都可以用一块3线-8线译码器74LS138来实现。因为任意一个组合逻辑表达式都可以写成标准与或式的形式，即最小项之和的形式，而·块3线-8线译码器74LS138的输出正好是二变量最小项的全部体现。参考资料来源：百度百科-74LS138

输入端为EDCBA，其中低三位CBA分别连接4片73HC138的输入端，用高二位ED实现片选。将5线-32线译码器的5根输入线A4A3A2A1A0分成两组，低三位A2A1A0接至每个138的输入端，高两位A4A3用来产生片选信号，A4A3的组合状态共4个，每个状态的输出接至138的对应控制端即可。扩展资料：74138是一种3线—8线译码器 ，三个输入端CBA共有8种状态组合（000—111），可译出8个输出信号Y0—Y7。这种译码器设有三个使能输入端，当G2A与G2B均为0，且G1为1时，译码器处于工作状态，输出低电平。当译码器被禁止时，输出高电平。检测74ls138译码器时间波形的电路，使用的虚拟仪器为数字信号发生器和逻辑分析仪。数字信号发生器在一个周期内按顺序送出两组000—111的方波信号。参考资料来源：百度百科-译码器

74ls138功能介绍 请对照课本学习74ls138引脚图 74HC138管脚图:74LS138 为3 线－8 线译码器，共有 54/74S138和 54/74LS138 两种线路结构型式，其工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。利用 G1、/(G2A)和/(G2B)可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器用与非门组成的3线-8线译码器74LS1383线-8线译码器74LS138的功能表 无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出第2/5页 由上式可以看出，同时又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。71LS138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。【例3.3.2】 试用两片3线-8线译码器74LS138组成4线-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。解：由图3.3.8可见，74LS138仅有3个地址输入端。如果想对4位二进制代码，只能利用一个附加控制端（当中的一个）作为第四个地址输入端。 取第（1）片74LS138的和作为它的第四个地址输入端（同时令），取第（2）片的作为它的第四个地址输入端（同时令），取两片的、、，并将第（1）片的和接至，将第（2）片的接至，如图3.3.9所示，于是得到两片74LS138的输出分别为 图3.3.9 用两片74LS138接成的4线－16线译码器第3/5页 式（3.3.8）表明时第（1）片74LS138工作而第（2）片74LS138禁止，将的0000～0111这8个代码译成8个低电平信号。而式（3.3.9）表明时，第（2）片74LS138工作，第（1）片74LS138禁止，将的1000～1111这8个代码译成8个低电平信号。这样就用两个3线－8线译码器扩展成一个4线－16线的译码器了。同理，也可一用两个带控制端的4线－16线译码器接成一个5线-32线译码器。例2． 74LS138 3－8译码器的各输入端的连接情况及第六脚（）输入信号A的波形如下图所示。试画出八个输出引脚的波形。 解：由74LS138的功能表知，当（A为低电平段）译码器不工作，8个输出引脚全为高电平，当（A为高电平段）译码器处于工作状态。因所以其余7个引脚输出全为高电平，因此可知，在输入信号A的作用下，8个输出引脚的波形如下：即与A反相；其余各引脚的输出恒等于1（高电平）与A的波形无关。74LS138第4/5页 引脚图74LS138 为3 线－8 线译码器，共有 54/74S138和 54/74LS138 两种线路结构型式，其工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低 电平译出。利用 G1、/(G2A)和/(G2B)可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。

F= A"B"C" + ABC = A ⊙ B ⊙ C电路功能：A、B、C 相同，F 输出 为 1 。三八译码器是输出低电平有效，与非门在这里就是低电平的或非门。⊙ 是同或门的符号，就是异或非门，与异或门相反。

(9)74ls138译码器74ls138是3/8译码器，即对3个输入信号进行译码。得到8个输出状态。G1,G2A,G2B,为数据允许输出端，G2A,G2B低电平有效。G1高电平有效。A,B,C为译码信号输出端，Y0~Y7为译码输出端，低电平有效。

3线-8线译码器74LS138处于译码状态时，当输入A2A1A0=001时，输出:Y1=0其余输出端全为1，输出状态：Y7Y6Y5Y4Y3Y2Y1Y0=11111101。

a2接a,a1接b,a0接c,s1接高电平，s2,s3接地，译码器输出如下右图然后根据把逻辑函数∑m(1,3,4,5,6)中y1,y3,y4,y5,y6引脚用与非门相接y0,y2,y7用非门，然后这2个与非门和非门输出再用1个或门输出大概如此可能有错，n多年前学过一点，如今也是现学现卖，仅供参考

将双3-8译码器级联为4-16译码器。设计思路由于译码器译码输入与输出对应，输入端位0000~1111对应选择输出端的Q0~Q15，且0000~0111恰好对应Q0~Q7，故可以根据输入端最高位将4-16线译码器分割为低8位和高8位，结合逻辑地址分段的思路使用两个3-8线译码器的表示对应的Q0~Q7和Q8~Q15。由于Q0~Q7和Q8~Q15除了输入端的最高位不同其余位数对应相等，因此可以通过使用输入端最高位控制3-8译码器的使能端来选择输出端口的段地址，通过剩余的输入作为偏移地址控制有效译码器的输出。设计分析该设计通过输入端最高位作为片选信号作为分段的选择，将输入端剩余位数作为偏移量选择片内输出，实现两个3-8译码器的级联形成4-16译码器。注意事项译码器根据其内部结构不同输出端和使能端均有高电平有效和低电平有效两种，实际使用应根据相关技术手册调整，即调整反相器的位置和输出的默认电平，常使用上拉电阻和下拉电阻。先取第1片74LS138的和作为它的第四个地址输入端（在同一个时间令），再取第2片74LS138的和作为它的第四个地址输入端（在同一个时间令），最后取两片的和，并将两片74LS138相接，于是得到两片74LS138的输出分别为：上面的两式表明了第1片74LS138工作而第2片74LS138禁止时，将的0000～0111这8个代码译成8个低电平信号；第2片74LS138工作而第1片74LS138禁止时，将的1000～1111这8个代码译成8个低电平信号。这样就用两个3线－8线译码器74LS138扩展成一个4线－16线的译码器了，电路原理图如下图所示：扩展资料：74LS138 为3线－8线译码器，共有 54LS138和 74LS138 两种线路结构型式。其中，54LS138为军用，74LS138为民用。其工作原理为：1、当一个选通端（E1）为高电平，另两个选通端（(/E2))和(/E3)）为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。(即输出为Y0至Y7的非)比如：A2A1A0=110时，则Y6输出端输出低电平信号。2、利用 E1、E2和E3可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。3、若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。4、可用在8086的译码电路中，扩展内存。参考资料来源：百度百科-74LS138

将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入。或门的输出作为加法器的进位输出。即完成了加法器的设计。回过头来分析：当加法器的输入分别为：a=1,b=0,ci=1时。对应3-8译码器的输入为A=1,B=0,C=1，这是译码器对应的输出为OUT(5)=1,其余的为0，根据上面设计的连接关系，s=0,co=1,满足全加器的功能，举其他的例子也一样，所以，设计全加器的设计正确。扩展资料：变量译码器是一个将n个输入变为2^n个输出的多输出端的组合逻辑电路。其模型可用下图来表示，其中输入变化的所有组合中，每个输出为1的情况仅一次，由于最小项在真值表中仅有一次为1，所以输出端为输入变量的最小项的组合。故译码器又可以称为最小项发生器电路。译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。有一些译码器设有一个和多个使能控制输入端，又成为片选端，用来控制允许译码或禁止译码。74138是一种3线—8线译码器 ，三个输入端CBA共有8种状态组合（000—111），可译出8个输出信号Y0—Y7。这种译码器设有三个使能输入端，当G2A与G2B均为0，且G1为1时，译码器处于工作状态，输出低电平。当译码器被禁止时，输出高电平。参考资料来源：百度百科-译码器

首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。全加器有3个输入端：a,b,ci；有2个输出端：s,co.与3-8译码器比较，3-8译码器有3个数据输入端：A,B,C；3个使能端；8个输出端，OUT(0-7)。这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端，即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci；将3-8译码器的3个使能端都置为有效电平，保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系。现在写出全加器和3-8译码器的综合真值表：（A/a,B/b,C/ci为全加器和译码器的输入，OUT为译码器的输出（0-7），s为加法器的和，co为加法器的进位输出）PS:假定译码器的输出为高电平有效。A/a B/b C/ci OUT s co 0 0 0 0 0 0 0 0 1 1 1 0 0 1 0 2 1 0 0 1 1 3 0 1 1 0 0 4 1 0 1 0 1 5 0 1 1 1 0 6 0 1 1 1 1 7 1 1根据上面的真值表，可以设计出电路图：将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入，或门的输出作为加法器的进位输出。即完成了加法器的设计。回过头来分析：当加法器的输入分别为：a=1,b=0,ci=1时，对应3-8译码器的输入为A=1,B=0,C=1，这是译码器对应的输出为OUT(5)=1,其余的为0，根据上面设计的连接关系，s=0,co=1,满足全加器的功能，举其他的例子也一样，所以，设计全加器的设计正确。