译码器

将其中一个E1端接一个非门在于另一个的E1端通过一个与门接在一起作为一个输入端即变成了四线的其中之一。设两个3-8线译码器分别为译码器Y1和Y.Y1控制端分别为C1,B1,A1,Y控制端分别为C,B,A。M3 M2 M1 M0C1 B1 A1 C B A0 0 0 0 0 00 0 0 0 0 10 0 1 0 0 0O O 1 O O 1O O 1 1 1 1可以发现C1和B1一直是零，所以需要把这两个控制端接地置0。四根线分别为M3,M2, M1,M0，分别对应 A1 C B A。扩展资料：译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。二进制码译码器，也称最小项译码器，N中取一译码器，最小项译码器一般是将二进制码译为十进制码；代码转换译码器，是从一种编码转换为另一种编码；显示译码器，一般是将一种编码译成十进制码或特定的编码，并通过显示器件将译码器的状态显示出来。参考资料来源：百度百科-译码器

A0，A1，A2分别对应为A，B，C信号。假设A2是高位信号。由译码器原理可以知道，当AB＝1时，即CBA输入为110或者111。这时Y6或Y7有效。同理，当BC＝1时，即CBA输入为011或111.这时Y3或Y7有效。所以只要将Y3，Y6，Y7接在一个三端的或门上就行了。扩展资料：74138是一种3线—8线译码器 ，三个输入端CBA共有8种状态组合（000—111），可译出8个输出信号Y0—Y7。这种译码器设有三个使能输入端，当G2A与G2B均为0，且G1为1时，译码器处于工作状态，输出低电平。当译码器被禁止时，输出高电平。检测74ls138译码器时间波形的电路，使用的虚拟仪器为数字信号发生器和逻辑分析仪。数字信号发生器在一个周期内按顺序送出两组000—111的方波信号。参考资料来源:百度百科-译码器

可用两个三八译码器组成 直接的4线16线译码器 型号也记不清楚了

1表示赞成。。0表示否定。。 011 101 110 111四种情况表决通过。。 A B C代表3个人，然后简化。。有非门不好打出公式来，，思路就这样用三八译码器74LS138和与非门设计举重裁判电路，跪

74ls138三八译码器，ABC分别接P1.0P1.1P1.2，Y0~Y7分别接0~7号数码管（共阴极），输出格式是： 23-59-59，你只用6个数码管，就把中间的两个横杠去掉就行了，代码修改一下。（不仅是代码中用于显示-的部分，还有数码管的控制字，也就是三八译码器的3个输入端得信号，也要去掉两个）。P2.0~P2.7接数码管的八位（P2.0接a，依次。。。）调整时间的用四个独立按键，控制时钟+的接P3.2，-的接P3.2，控制分钟+的接P1.0，-的接P1.1。这4个控制键可以自己改。源程序：COUNT1 EQU 30HMIAO1 EQU 31HMIAO2 EQU 32HCOUNT2 EQU 33HFEN1 EQU 34HFEN2 EQU 35HCOUNT3 EQU 36HSHI1 EQU 37HSHI2 EQU 38HORG 0000HSJMP STARTORG 0030HSTART:MOV SP,#60H MOV P0,#0FFH MOV P2,#0FFH MOV DPTR,#TAB MOV COUNT1,#0 MOV MIAO1,#0 MOV MIAO2,#0 MOV COUNT2,#0 MOV FEN1,#0 MOV FEN2,#0 MOV COUNT3,#0 MOV SHI1,#0 MOV SHI2,#0MAIN: CALL PROCESS1 CALL PROCESS2 CALL PROCESS3 CALL DISPLAY INC COUNT1 SJMP MAINPROCESS1:MOV A,COUNT1 CJNE A,#60,JIXU1 MOV COUNT1,#0 INC COUNT2 JIXU1: MOV A,COUNT1 MOV B,#10 DIV AB MOV MIAO1,A MOV MIAO2,B RETPROCESS2:MOV A,COUNT2 CJNE A,#60,JIXU2 MOV COUNT2,#0 INC COUNT3 JIXU2: MOV A,COUNT2 MOV B,#10 DIV AB MOV FEN1,A MOV FEN2,B RETPROCESS3:MOV A,COUNT3 CJNE A,#24,JIXU3 MOV COUNT3,#0 JIXU3: MOV A,COUNT3 MOV B,#10 DIV AB MOV SHI1,A MOV SHI2,B RETDISPLAY:MOV R2,#0FHL1: MOV R3,#09HL2: MOV A,MIAO1 MOVC A,@A+DPTR MOV P2,A MOV P1,#06H CALL DELAY MOV A,MIAO2 MOVC A,@A+DPTR MOV P2,A MOV P1,#07H CALL DELAY MOV P2,#40H MOV P1,#05H CALL DELAY MOV A,FEN1 MOVC A,@A+DPTR MOV P2,A MOV P1,#03H CALL DELAY MOV A,FEN2 MOVC A,@A+DPTR MOV P2,A MOV P1,#04H CALL DELAY MOV P2,#40H MOV P1,#02H CALL DELAY MOV A,SHI1 MOVC A,@A+DPTR MOV P2,A MOV P1,#00H CALL DELAY MOV A,SHI2 MOVC A,@A+DPTR MOV P2,A MOV P1,#01H CALL DELAY DJNZ R3,L2 DJNZ R2,L1 RETDELAY:MOV R0,#50D2: MOV R1,#10D1: DJNZ R1,D1 DJNZ R0,D2 RET

用74LS138译码器设计三人表决电路仿真图如下。用4选一数据选择器74LS153设计的三人表决电路仿真图如下。请及时采纳！

建议你用单片机i/o脚来控制数码管的段选，用74ls138——3线8线译码器来控制位选，这样比较方便一点。单片机i/o口可以随意的输出你想要的段码值，译码器可以来确定选哪一位。如果你驱动的是大电流的数码管，可能要在单片机i/o口和数码管之间加个驱动芯片，如uln2003等。

首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器. 全加器有3个输入端：a,b,ci；有2个输出端：s,co. 与3-8译码器比较,3-8译码器有3个数据输入端：A,B,C；3个使能端；8个输出端,OUT(0-7). 这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端,即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci；将3-8译码器的3个使能端都置为有效电平,保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系. 现在写出全加器和3-8译码器的综合真值表： （A/a,B/b,C/ci为全加器和译码器的输入,OUT为译码器的输出（0-7）,s为加法器的和,co为加法器的进位输出）PS:假定译码器的输出为高电平有效. A/a B/b C/ci OUT s co 0 0 0 0 0 0 0 0 1 1 1 0 0 1 0 2 1 0 0 1 1 3 0 1 1 0 0 4 1 0 1 0 1 5 0 1 1 1 0 6 0 1 1 1 1 7 1 1 根据上面的真值表,可以设计出电路图： 将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入,或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入,或门的输出作为加法器的进位输出.即完成了加法器的设计. 回过头来分析： 当加法器的输入分别为：a=1,b=0,ci=1时,对应3-8译码器的输入为A=1,B=0,C=1,这是译码器对应的输出为OUT(5)=1,其余的为0,根据上面设计的连接关系,s=0,co=1,满足全加器的功能,举其他的例子也一样,所以,设计全加器的设计正确.

3-8译码器输入的3个使能端用高低电平来输入二进制。3个使能端可以输入3位二进制数。3位二进制数最大是000~111 也就是十进制的0~7。所以3-8译码器的输入必须有三个使能端，才能把输入的3位2进制数翻译成10进制的输出。实现3-8译码功能。

3／8线译码器74HCl38的应用1．1 作为数据分配器 利用译码器工作时多个输出端中只有一个有效的特点，译码器可以作为数据分配器，根据二进制译码器的工作原理，3／8线译码器74HCl38作为数据分配器时有以下两种情况。 第一种情况：，译码器的某一个使能端作为数据输入端，代码输入A0～An-1作为地址端，从Y0～Y2n-1分别得到相应的输出。对应电路第二种情况：译码器的使能端都接有效电平，最高位代码输入An-1作为数据输入，其他代码输入An-2、…A1、A0作为地址端，输出端分别得到同相和反相的输出。对应电路2 作为函数发生器 由于译码器的每一个输出端为相应输入变量的一个最小项或其反函数，而任何逻辑函数又都可以变换成最小项之和的形式，所以利用译码器可以实现任何逻辑函数，也即是译码器可以作为函数发生器用。 例：实现三入多数表决逻辑功能。 解析：根据题意分析列出三入多数表决电路的真值表 根据函数式可知，用3线-8线译码器和一个与非门就可实现三入多数表决电路的设计。三入多数表决的逻辑电路图。2 结束语 综上所述，译码器在数字电子技术中应用广泛，利用它可以简化设计电路，而且有一定的方法可循。在数字电路设计中，只要深入了解各种器件的工作原理和工作特点，就会给我们的设计带来很大的帮助和方便。

2-4线译码器我们以74xx139 为例，将两个的输入高位与高位，低位与低位连接起来，版就是两个权输入的A0与A0，A1与A1连接起来，输入Z接A0，Y接A1，将第三个输入X直接送至其中一个139的使能端。发光二极管点亮只须使其正向导通即可，根据LED的公共极是阳极还是阴极分为两类译码器，即针对共阳极的低电平有效的译码器。针对共阴极LED的高电平输出有效的译码器。是输出高电平有效的CMOS显示译码器，其输入为8421BCD码，下图和表分别4511的管脚排布、逻辑符号和逻辑功能表。扩展资料：使能输入端(Enable Inputs)：在中规模集成电路中经常会碰到使能端（Enable Pin），使能端可以是输入，也可以是输出，其是用来扩展中规模集成电路功能的输入/输出端，下图a是一个2输入译码器上加上一个输入E，由于输入端E的加入。其功能发生了变化,当E=0时，其输出全部为0,而该译码器在没有加上E端时,其为高电平有效,这时其输出端没有一个处于有效工作状态，我们可以理解为E=0时，该译码器不工作。参考资料来源：百度百科-译码器

用法：通过三位二进制数来控制输出低电平。原理：有三个选通端，只有当选通端为100时138才工作，每一个二进制数对应一个低电平的输出，比如000对应y1（非），其他的同理，需要注意的是在正常工作时，其他的输出都是高电平，只有一个是低电平。

输入端高位接高位，地位接地位，另外一个输入端需要一个反相器连接。将两个的输入高位与高位，低位与低位连接起来，版就是两个权输入的A0与A0，A1与A1连接起来，输入Z接A0，Y接A1，将第三个输入X直接送至其中一个139的使能端。工作原理译码器具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。有一些译码器设有一个和多个使能控制输入端，又成为片选端，用来控制允许译码或禁止译码。译码器时间波形的电路，使用的虚拟仪器为数字信号发生器和逻辑分析仪。数字信号发生器在一个周期内按顺序送出两组000—111的方波信号。以上内容参考：百度百科-译码器

利用74HC138译码器实现位选，因为译码器输出端为低电平有效，而共阴极数码管的位驱动就需要低电平，所以只能驱动共阴数码管。见下图

这就要求输出所接的电路具有高电平输入时不动作、低电平输入时动作的特点。例如数码管要选用共阳极。如果需要高电平有效输出的三八译码器，改用74238就行了。

你好！三八译码器38 decoder

将双2-4译码器进行级联，即使用最高位作为两片2-4译码器的片选信号，将剩余位作为译码器片内地址线，就可以转换成3-8译码器。设计方向将双2-4译码器级联为3-8译码器设计思路由于译码器译码输出与输入对应，输入端位000~111对应选择输出端的Q0~Q7，故可以根据输入端最高位将3-8线译码器分割为低4位和高4位，结合逻辑地址分段的思路使用两个2-4线译码器的表示对应的Q0~Q3和Q4~Q7。由于Q0~Q3和Q4~Q7除了输入端的最高位不同一一对应，因此可以输入端最高位控制2-4译码器的使能端，将剩余的输入作为片内地址去控制有效译码器的输出。电路原理设计分析该设计通过输入端最高位作为片选信号，将输入端最低位和第二位作为片内地址线选择片内输出，实现两个2-4译码器的级联形成3-8译码器。注意事项译码器根据其内部结构不同输出端和使能端均有高电平有效和低电平有效两种，实际使用应根据相关技术手册调整，即调整反相器的位置和输出的默认电平，常使用上拉电阻和下拉电阻。

74是一系列逻辑芯片代号，它多为上下两排，每排7个脚，内部为4个同样的基本逻辑电路。HC表示内部电路组成的半导体器件是MOS管，其它代号可见：http://wenku.baidu.com/link?url=5bntpxfLDdbrfVy1wFutEX1fL6MoEvig22HC3U3WwclszGbM8kEW5yVSiQfVn-_E0cnq4Zg-K1yPg2ZcV-TqGn3ZE1_1rn10oVSOXDEyMsS138表示其为1个3-8译码器。

38译码器一共三个输入，低位两个输入同时输入两个24译码器，高位做使能，一个直接连，一个加非门，输出的时候高位0使能的那个输出0123位，高位1使能的出处4567位。74ls138是3 - 8线译码器，扩展成24线，用三片74ls138，就能出24线，三片的选择端A连接在一起，B连接在一起，C连接在一起，用三I/O选择。使能端G1接高电平。使能端G2A，G2B（4脚，5脚）连接在一起，再用一片74ls138或74ls139译码器的输出端分别控制24线译码器的三个使能端G2A，G2B。再用2个I/O控制使能选择，即5个I/O就能出24线译码。扩展资料：将两片3线—8线译码器连接成4线—16线译码器。其中第二片74138的使能端G1和第一片的使能端G2A接成D输入端。当D=0时，第一片74138工作，对0000—0111的输入信号进行译码输出。当D=1时，第二片74138工作，对1000—1111的输入信号进行译码输出。7442为二—十进制译码器，具有4个输入端和10个输出端。输入信号采用8421BCD码，二进制数0000—1001与十进制数0—9对应。当输入超过这个范围是无效，10个输出端均为高电平。7442电路没有使能端，因此只要输入在规定范围内，就会有一个输出端为低电平。参考资料来源：百度百科-译码器

moduleadd32(x,y,cin,of,zf,out);input[7:0]x,y;inputcin;output[32:0]out;outputzf,of;reg[32:0]out;wire[31:0]a;wire[31:0]b;[7:0]a=x;[7:0]b=y;[15:8]a=x;[15:8]b=y;[31:16]a=[15:0]a;[31:16]b=[15:0]b;always@(outorcinoraorb)begincase(cin)1"b0:beginout=a+b;end1"b1:beginout=a-~b+cin;out[32]=out[32]+1;endendcaseendassignzf=~(out[8]|out[7]|out[6]|out[5]|out4|out[3]|out[2]|out[1]|out[0]);assignof=(a[31]==b[31])&&(out[31]!=a[13]);endmodule问题出在[7:0]a=x;[7:0]b=y;[15:8]a=x;[15:8]b=y;[31:16]a=[15:0]a;[31:16]b=[15:0]b;这里，老是expectingendmodule，应该怎么写？初学求解答，大概就是把输入的x重复的赋到a中，由四个八位的x构成一个32位的a。

3-8译码器的功能就是把输入的3位2进制数翻译成10进制的输出。简单介绍：3-8译码器的输入是3个脚,输出是8个脚。用高低电平来表示输入和输出。1、输入是二进制。3只脚也就是3位二进制数。输入可以3位二进制数。3位二进制最大是111 也就是8。2、输出是8个脚，表示10进制。是根据输入的二进制数来输出。如果输入是101 那么就是第5只脚高电平，表示二进制数是5。3、3-8线译码器是一种全译码器（二进制译码器）。全译码器的输入是3位二进制代码，3位二进制代码共有8种组合，故输出是与这8种组合一一对应的8个输出信号。扩展资料：译码器工作方法：1、首先编译器进行语法分析，也就是要把那些字符串分离出来。2、然后进行语义分析，就是把各个由语法分析分析出的语法单元的意义搞清楚。3、最后生成的是目标文件，也称为obj文件。4、再经过链接器的链接就可以生成最后的EXE文件了。有些时候需要把多个文件产生的目标文件进行链接，产生最后的代码。这一过程称为交叉链接。参考资料来源：百度百科-译码器

全减器真值表如下：其中Ai和Bi表示二进制数的第i位，Ci表示本位最终运算结果，即就是低位向本位借位或本位向高位借位之后的最终结果，Di-1表示低位是否向本位借位，Di表示本位是否向高位借位。 　全加器有3个输入端：a,b,ci；有2个输出端：s,co.与3-8译码器比较，3-8译码器有3个数据输入端：A,B,C；3个使能端；8个输出端，OUT（0-7）。这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端，即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci；将3-8译码器的3个使能端都置为有效电平，保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系。扩展资料：译码是编码的逆过程，在编码时，每一种二进制代码，都赋予了特定的含义，即都表示了一个确定的信号或者对象。把代码状态的特定含义“翻译”出来的过程叫做译码，实现译码操作的电路称为译码器。或者说，译码器是可以将输入二进制代码的状态翻译成输出信号，以表示其原来含义的电路。译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。参考资料来源：百度百科-译码器

3-8译码器的功能就是把输入的3位2进制数翻译成10进制的输出。简单介绍：3-8译码器的输入是3个脚,输出是8个脚。用高低电平来表示输入和输出。1、输入是二进制。3只脚也就是3位二进制数。输入可以3位二进制数。3位二进制最大是111 也就是8。2、输出是8个脚，表示10进制。是根据输入的二进制数来输出。如果输入是101 那么就是第5只脚高电平，表示二进制数是5。3、3-8线译码器是一种全译码器（二进制译码器）。全译码器的输入是3位二进制代码，3位二进制代码共有8种组合，故输出是与这8种组合一一对应的8个输出信号。扩展资料：译码器工作方法：1、首先编译器进行语法分析，也就是要把那些字符串分离出来。2、然后进行语义分析，就是把各个由语法分析分析出的语法单元的意义搞清楚。3、最后生成的是目标文件，也称为obj文件。4、再经过链接器的链接就可以生成最后的EXE文件了。有些时候需要把多个文件产生的目标文件进行链接，产生最后的代码。这一过程称为交叉链接。参考资料来源：百度百科-译码器

片选的作用。38译码器：通过3位输入控制输出8位中的一位，起到一个片选的作用。38译码器，顾名思义，3线8线译码器，3线指三位二进制数字，会组成000到111共8个不同的数字，所以有八种状态，所以取名三八译码器，4线16线也是如此。

低电平有效。38译码器主要是用三位二进制数来控制输出低电平。有3个选通端，选通端只有在100时138的时候才工作，并且每一个二进制数都对应了一个低电平的输出，例如000对应y1（非），其他的同理，在正常工作的时候，其他的输出都是高电平，只有一个是低电平。

三八译码器原理就是把3位二进制码转换为8个一位2进制码的元件。也就是说3-8译码器的输入是3位二进制码3条脚（定义为A0、A1、A2），输出是8条脚（定义为Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7）。x0dx0a真值表如下x0dx0a输入A0A1A2输出Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7x0dx0a00001111111x0dx0a00110111111x0dx0a01011011111x0dx0a01111101111x0dx0a10011110111x0dx0a10111111011x0dx0a11011111101x0dx0a11111111110x0dx0a三八译码器已有成品例如74LS138，74HC138等多种。x0dx0a如果自己做步骤如下：x0dx0a1、列出真值表（上面已有）x0dx0a2、列出逻辑算式并简化：例如Y0=A0+A1+A2。Y1=A0+A1+A2非。以此类推x0dx0a3、用逻辑电路搭建。

双2-4线译码器转换为3-8线译码器的电路原理图如下：所需要的器件为2片2-4线译码器（74139系列）和1个非门。其中z是最低位。x是最高位。原理如下：当x为0时，上边的译码器打开，下边的译码器输出高阻抗。译码输出低4位（yz组合）。当x为1时，下边的译码器打开，上边的译码器输出高阻抗。译码输出高4位（yz组合）。注意：译码器输出端有时候需要添加下拉或者上拉电阻，因为没有译码输出的端口是高阻抗High Z。注意输入的高低位顺序。

首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。全加器有3个输入端：a,b,ci；有2个输出端：s,co.与3-8译码器比较，3-8译码器有3个数据输入端：A,B,C；3个使能端；8个输出端，OUT(0-7)。这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端，即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci；将3-8译码器的3个使能端都置为有效电平，保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系。现在写出全加器和3-8译码器的综合真值表：（A/a,B/b,C/ci为全加器和译码器的输入，OUT为译码器的输出（0-7），s为加法器的和，co为加法器的进位输出）PS:假定译码器的输出为高电平有效。A/aB/bC/ciOUTsco000000001110010210011301100410101501110601111711根据上面的真值表，可以设计出电路图：将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入，或门的输出作为加法器的进位输出。即完成了加法器的设计。回过头来分析：当加法器的输入分别为：a=1,b=0,ci=1时，对应3-8译码器的输入为A=1,B=0,C=1，这是译码器对应的输出为OUT(5)=1,其余的为0，根据上面设计的连接关系，s=0,co=1,满足全加器的功能，举其他的例子也一样，所以，设计全加器的设计正确。

译码器工作G1必须是高电平，否则没输出

F(A,B,C)=∑m(1,3,5)，如下图：

是，74LS138是一种应用广泛的3-8译码器，有3个选择输入端，可组成8种状态，对应8个输出引脚，输出信号均为低电平有效，有那个真值表

在使能端S1（高有效）、S2（低有效）、S3（低有效）同时有效的前提下，一个时刻只有一个输出端为低电平（其余为高）； 使能端无效的话，输出全为高电平。

74LS138译码器有6个输入端，其中，3个是使能输入端，3个是选择输入端。输出端是8个。

首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。 全加器有3个输入端：a,b,ci；有2个输出端：s,co. 与3-8译码器比较，3-8译码器有3个数据输入端：A,B,C；3个使能端；8个输出端，OUT(0-7)。 这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端，即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci；将3-8译码器的3个使能端都置为有效电平，保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系。 现在写出全加器和3-8译码器的综合真值表： （A/a,B/b,C/ci为全加器和译码器的输入，OUT为译码器的输出（0-7），s为加法器的和，co为加法器的进位输出）PS:假定译码器的输出为高电平有效。 A/a B/b C/ci OUT s co 0 0 0 0 0 0 0 0 1 1 1 0 0 1 0 2 1 0 0 1 1 3 0 1 1 0 0 4 1 0 1 0 1 5 0 1 1 1 0 6 0 1 1 1 1 7 1 1 根据上面的真值表，可以设计出电路图： 将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入，或门的输出作为加法器的进位输出。即完成了加法器的设计。 回过头来分析： 当加法器的输入分别为：a=1,b=0,ci=1时，对应3-8译码器的输入为A=1,B=0,C=1，这是译码器对应的输出为OUT(5)=1,其余的为0，根据上面设计的连接关系，s=0,co=1,满足全加器的功能，举其他的例子也一样，所以，设计全加器的设计正确。

A`B`C`对应000，为0输出端口；第二项对应010，为2端口；以此类推，第三项为端口6，第四项为端口7，将这四个输出端口接与门即可

与非门用74LS20，四输入与非门。0表示否定。011101110111四种情况表决通过。。ABC代表3个人，然后简化1表示赞成扩展资料：用一块3线-8线译码器74LS138可以组成任何一个三变量输入的逻辑函数，任意一个输入三变量的逻辑函数都可以用一块3线-8线译码器74LS138来实现。因为任意一个组合逻辑表达式都可以写成标准与或式的形式，即最小项之和的形式，而·块3线-8线译码器74LS138的输出正好是二变量最小项的全部体现。参考资料来源：百度百科-74LS138

74LS138是通用译码器，译码输出是单线有效，3个输入变量，对应8个输出端。显示译码器7447，已经知道是显示译码器，那与74LS138肯定是不同的，输入端有4个，输入的是BCD码，而7个输出端是直接驱动共阳数码管显示0~9的十个数码。应用电路如下图所示。

输入端的状态为011，这是十进制的3。那么，就是 Y3 输出为零，其它输出，皆为1。

74LS138是3线-8线译码器，按照组合逻辑的设计步骤，先列出真值表，就可以写出逻辑函数了，那么8个输出函数Y0~Y7本应是1有效的，逻辑函数是与项，要用与门译吗，每一个输出函数都是一个最小项。可是，要用与非门译码，就要化成与非式，对原函数两边取反，就得到反函数了，就用与非门了。这样，得到的每个反函数，就是最小项的反函数。如下图，以Y0为例。真值表是Y0~Y7的反函数了。

L=AB+AC+BC=ABC+A"BC+AB"C+ABC"。

F(A,B,C)=∑m(1,3,5)，如下图：

先取第1片74LS138的和作为它的第四个地址输入端（在同一个时间令），再取第2片74LS138的和作为它的第四个地址输入端（在同一个时间令），最后取两片的和，并将两片74LS138相接，于是得到两片74LS138的输出分别为：上面的两式表明了第1片74LS138工作而第2片74LS138禁止时，将的0000～0111这8个代码译成8个低电平信号；第2片74LS138工作而第1片74LS138禁止时，将的1000～1111这8个代码译成8个低电平信号。这样就用两个3线－8线译码器74LS138扩展成一个4线－16线的译码器了，电路原理图如下图所示：扩展资料：74LS138 为3线－8线译码器，共有 54LS138和 74LS138 两种线路结构型式。其中，54LS138为军用，74LS138为民用。其工作原理为：1、当一个选通端（E1）为高电平，另两个选通端（(/E2))和(/E3)）为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。(即输出为Y0至Y7的非)比如：A2A1A0=110时，则Y6输出端输出低电平信号。2、利用 E1、E2和E3可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。3、若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。4、可用在8086的译码电路中，扩展内存。参考资料来源：百度百科-74LS138

Y=AC+A非（B非C+BC非）解析：令138译码器的三个选通输入依次是ABC，那么当ABC=000时，选中Y0(即此时Y0输出0，其余输出1)，所以Y1,Y2,Y5,Y7分别对应001,010,101,111，将这些输出接与非门，那么也就是说，只要这四个通道一个被选中，输出Y就为1，否则就为0，由此可得Y的表达式。列真值表如下：ABC Y000 0001 1010 1011 0100 0101 1110 0111 1==========================================希望我的回答对你有用^_^

将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入。或门的输出作为加法器的进位输出。即完成了加法器的设计。回过头来分析：当加法器的输入分别为：a=1,b=0,ci=1时。对应3-8译码器的输入为A=1,B=0,C=1，这是译码器对应的输出为OUT(5)=1,其余的为0，根据上面设计的连接关系，s=0,co=1,满足全加器的功能，举其他的例子也一样，所以，设计全加器的设计正确。扩展资料：变量译码器是一个将n个输入变为2^n个输出的多输出端的组合逻辑电路。其模型可用下图来表示，其中输入变化的所有组合中，每个输出为1的情况仅一次，由于最小项在真值表中仅有一次为1，所以输出端为输入变量的最小项的组合。故译码器又可以称为最小项发生器电路。译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。有一些译码器设有一个和多个使能控制输入端，又成为片选端，用来控制允许译码或禁止译码。74138是一种3线—8线译码器 ，三个输入端CBA共有8种状态组合（000—111），可译出8个输出信号Y0—Y7。这种译码器设有三个使能输入端，当G2A与G2B均为0，且G1为1时，译码器处于工作状态，输出低电平。当译码器被禁止时，输出高电平。参考资料来源：百度百科-译码器

用三片3线-8线74ls138组成5线-24线译码器,74LS138有三条选择输入线既 A,B,C.片脚为脚1,脚2,脚3.把三片74LS138的A,B,C,分别并联在一起,既每条线上连有3个A,3个B,3个C.这样,占去了5条线的3条.还剩两条线,用于控制三片7...

与非门用74LS20，四输入与非门。0表示否定。011101110111四种情况表决通过。。ABC代表3个人，然后简化1表示赞成扩展资料：用一块3线-8线译码器74LS138可以组成任何一个三变量输入的逻辑函数，任意一个输入三变量的逻辑函数都可以用一块3线-8线译码器74LS138来实现。因为任意一个组合逻辑表达式都可以写成标准与或式的形式，即最小项之和的形式，而·块3线-8线译码器74LS138的输出正好是二变量最小项的全部体现。参考资料来源：百度百科-74LS138

74LS138是3线-8线译码器，所以输入端有3个，输出端有8个，才叫3-8译码器。3个输入端是A0、A1、A2，也有叫ABC的。见下图。

当两个选通输入G1 和G2 为低时, 它可将4 个二进制编码的输入译成16 个互相独立的输出之一。实现解调功能的办法是：用4 个输入线写出输出线的地址，使得在一个选通输入为低时数据通过另一个选通输入。当任何一个选通输入是高时，所有输出都为高。译码器，是可以将输入二进制代码的状态翻译成输出信号，以表示其原来含义的电路。常见的有n线-2^n线译码和8421BCD码译码两类；显示译码器用来将二进制数转换成对应的七段码，一般其可分为驱动LED和驱动LCD两类。译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。二进制码译码器，也称最小项译码器，N中取一译码器，最小项译码器一般是将二进制码译为十进制码；代码转换译码器，是从一种编码转换为另一种编码；显示译码器，一般是将一种编码译成十进制码或特定的编码，并通过显示器件将译码器的状态显示出来。译码器电路结构图1在讨论译码器的功能前我们来看一下译码器的内部结构，上图是一个主要由与门电路构成的2输入译码器，其输出共有22个（即4），从图上可以每个其输出对应于一个最小项。在这电路中当输入BA的取值为10，即对应于十进制数的2时，其F2输出为高电平，其余的输出为0。图2上图同样是一个2输入的译码器，但由于其主要使用了与非门构成的，其每个输出对应于一个最小项的非。在这电路中，当输入BA的取会为10时，其输出F2不再为1,而是输出为0，其余的输出为1。我们将上面这种译码器电路看作输出低电平有效（即当输入变量对应于十进制i时，其对应的第i个输出端为低电平，其余为高电平）。而前面的译码器当然就是高电平有效了。上面列出的两个电路为2输入的情况，对于输入为2个以上的情况也与此相同，同样可以有输出高电平有效的，也有输出低电平有效的。

将双3-8译码器级联为4-16译码器。设计思路由于译码器译码输入与输出对应，输入端位0000~1111对应选择输出端的Q0~Q15，且0000~0111恰好对应Q0~Q7，故可以根据输入端最高位将4-16线译码器分割为低8位和高8位，结合逻辑地址分段的思路使用两个3-8线译码器的表示对应的Q0~Q7和Q8~Q15。由于Q0~Q7和Q8~Q15除了输入端的最高位不同其余位数对应相等，因此可以通过使用输入端最高位控制3-8译码器的使能端来选择输出端口的段地址，通过剩余的输入作为偏移地址控制有效译码器的输出。设计分析该设计通过输入端最高位作为片选信号作为分段的选择，将输入端剩余位数作为偏移量选择片内输出，实现两个3-8译码器的级联形成4-16译码器。注意事项译码器根据其内部结构不同输出端和使能端均有高电平有效和低电平有效两种，实际使用应根据相关技术手册调整，即调整反相器的位置和输出的默认电平，常使用上拉电阻和下拉电阻。先取第1片74LS138的和作为它的第四个地址输入端（在同一个时间令），再取第2片74LS138的和作为它的第四个地址输入端（在同一个时间令），最后取两片的和，并将两片74LS138相接，于是得到两片74LS138的输出分别为：上面的两式表明了第1片74LS138工作而第2片74LS138禁止时，将的0000～0111这8个代码译成8个低电平信号；第2片74LS138工作而第1片74LS138禁止时，将的1000～1111这8个代码译成8个低电平信号。这样就用两个3线－8线译码器74LS138扩展成一个4线－16线的译码器了，电路原理图如下图所示：扩展资料：74LS138 为3线－8线译码器，共有 54LS138和 74LS138 两种线路结构型式。其中，54LS138为军用，74LS138为民用。其工作原理为：1、当一个选通端（E1）为高电平，另两个选通端（(/E2))和(/E3)）为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。(即输出为Y0至Y7的非)比如：A2A1A0=110时，则Y6输出端输出低电平信号。2、利用 E1、E2和E3可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。3、若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。4、可用在8086的译码电路中，扩展内存。参考资料来源：百度百科-74LS138

首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。全加器有3个输入端：a,b,ci；有2个输出端：s,co.与3-8译码器比较，3-8译码器有3个数据输入端：A,B,C；3个使能端；8个输出端，OUT(0-7)。这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端，即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci；将3-8译码器的3个使能端都置为有效电平，保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系。现在写出全加器和3-8译码器的综合真值表：（A/a,B/b,C/ci为全加器和译码器的输入，OUT为译码器的输出（0-7），s为加法器的和，co为加法器的进位输出）PS:假定译码器的输出为高电平有效。A/aB/bC/ciOUTsco000000001110010210011301100410101501110601111711根据上面的真值表，可以设计出电路图：将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入，或门的输出作为加法器的进位输出。即完成了加法器的设计。回过头来分析：当加法器的输入分别为：a=1,b=0,ci=1时，对应3-8译码器的输入为A=1,B=0,C=1，这是译码器对应的输出为OUT(5)=1,其余的为0，根据上面设计的连接关系，s=0,co=1,满足全加器的功能，举其他的例子也一样，所以，设计全加器的设计正确。

F(A,B,C)=∑m(1,3,5)，如下图：

当一个选通端（E1）为高电平，另两个选通端（（/E2））和（/E3））为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。（即输出为Y0至Y7的非）比如：A2A1A0=110时，则Y6输出端输出低电平信号。利用 E1、E2和E3可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。可用在8086的译码电路中，扩展内存。无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。扩展资料74LS138的功能：当附加控制门的输出为高电平（S＝1）时，由逻辑图可以看出，同时又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。71LS138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。

　　74ls138是3 - 8线译码器，扩展成24线，用三片74ls138，就能出24线，三片的选择端A连接在一起，B连接在一起，C连接在一起，用三I/O选择。　　使能端G1接高电平。　　使能端G2A，G2B（4脚，5脚）连接在一起，再用一片74ls138或74ls139译码器的输出端分别控制24线译码器的三个使能端G2A，G2B。　　再用2个I/O控制使能选择，即5个I/O就能出24线译码。

将5线-32线译码器的5根输入线A4A3A2A1A0分成两组，低三位A2A1A0接至每个138的输入端，高两位A4A3用来产生片选信号，A4A3的组合状态共4个，每个状态的输出接至138的对应控制端即可。片选信号产生方法很多。最简单的就是将A4A3接到2:4译码器（74LS139)输入端，四个输出接到四个138的控制端即可，每个138剩余的两个控制端直接接相应电平。

试用译码器 74LS138 和与非门电路实现逻辑函数：L = AB + AC + BC。这是一个“三变量的表决电路”。只要把 138 的 Y3、Y5、Y6、Y7 连接到与非门的输入端，即可。

1表示赞成，0表示否定。011 101 110 111四种情况表决通过。A B C代表3个人，然后简化。或：Sa，Sb，Sc为三裁判按键，按下=1通过，S为开始键真值表中绿色圈为通过组合，通过後LED亮。138译码器的ABC做为输入端，Y3，Y5，Y6，Y7连在一个与非门上，令其输出为Y，若Y为高电频，则表决通过，Y为低电频则表决不通过。扩展资料：74LS138可以组成三变量输入，四变量输入的任意组合逻辑电路。用一块3线-8线译码器74LS138可以组成任何一个三变量输入的逻辑函数，任意一个输入三变量的逻辑函数都可以用一块3线-8线译码器74LS138来实现。因为任意一个组合逻辑表达式都可以写成标准与或式的形式，即最小项之和的形式，而·块3线-8线译码器74LS138的输出正好是二变量最小项的全部体现。参考资料来源：百度百科-74LS138

首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。全加器有3个输入端：a,b,ci；有2个输出端：s,co.与3-8译码器比较，3-8译码器有3个数据输入端：A,B,C；3个使能端；8个输出端，OUT(0-7)。这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端，即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci；将3-8译码器的3个使能端都置为有效电平，保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系。现在写出全加器和3-8译码器的综合真值表：（A/a,B/b,C/ci为全加器和译码器的输入，OUT为译码器的输出（0-7），s为加法器的和，co为加法器的进位输出）PS:假定译码器的输出为高电平有效。A/a B/b C/ci OUT s co 0 0 0 0 0 0 0 0 1 1 1 0 0 1 0 2 1 0 0 1 1 3 0 1 1 0 0 4 1 0 1 0 1 5 0 1 1 1 0 6 0 1 1 1 1 7 1 1根据上面的真值表，可以设计出电路图：将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入，或门的输出作为加法器的进位输出。即完成了加法器的设计。回过头来分析：当加法器的输入分别为：a=1,b=0,ci=1时，对应3-8译码器的输入为A=1,B=0,C=1，这是译码器对应的输出为OUT(5)=1,其余的为0，根据上面设计的连接关系，s=0,co=1,满足全加器的功能，举其他的例子也一样，所以，设计全加器的设计正确。

将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入。或门的输出作为加法器的进位输出。即完成了加法器的设计。回过头来分析：当加法器的输入分别为：a=1,b=0,ci=1时。对应3-8译码器的输入为A=1,B=0,C=1，这是译码器对应的输出为OUT(5)=1,其余的为0，根据上面设计的连接关系，s=0,co=1,满足全加器的功能，举其他的例子也一样，所以，设计全加器的设计正确。扩展资料：变量译码器是一个将n个输入变为2^n个输出的多输出端的组合逻辑电路。其模型可用下图来表示，其中输入变化的所有组合中，每个输出为1的情况仅一次，由于最小项在真值表中仅有一次为1，所以输出端为输入变量的最小项的组合。故译码器又可以称为最小项发生器电路。译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。有一些译码器设有一个和多个使能控制输入端，又成为片选端，用来控制允许译码或禁止译码。74138是一种3线—8线译码器 ，三个输入端CBA共有8种状态组合（000—111），可译出8个输出信号Y0—Y7。这种译码器设有三个使能输入端，当G2A与G2B均为0，且G1为1时，译码器处于工作状态，输出低电平。当译码器被禁止时，输出高电平。参考资料来源：百度百科-译码器

a2接a,a1接b,a0接c,s1接高电平，s2,s3接地，译码器输出如下右图然后根据把逻辑函数∑m(1,3,4,5,6)中y1,y3,y4,y5,y6引脚用与非门相接y0,y2,y7用非门，然后这2个与非门和非门输出再用1个或门输出大概如此可能有错，n多年前学过一点，如今也是现学现卖，仅供参考

3线-8线译码器74LS138处于译码状态时，当输入A2A1A0=001时，输出:Y1=0其余输出端全为1，输出状态：Y7Y6Y5Y4Y3Y2Y1Y0=11111101。

(9)74ls138译码器74ls138是3/8译码器，即对3个输入信号进行译码。得到8个输出状态。G1,G2A,G2B,为数据允许输出端，G2A,G2B低电平有效。G1高电平有效。A,B,C为译码信号输出端，Y0~Y7为译码输出端，低电平有效。

F= A"B"C" + ABC = A ⊙ B ⊙ C电路功能：A、B、C 相同，F 输出 为 1 。三八译码器是输出低电平有效，与非门在这里就是低电平的或非门。⊙ 是同或门的符号，就是异或非门，与异或门相反。

输入端为EDCBA，其中低三位CBA分别连接4片73HC138的输入端，用高二位ED实现片选。将5线-32线译码器的5根输入线A4A3A2A1A0分成两组，低三位A2A1A0接至每个138的输入端，高两位A4A3用来产生片选信号，A4A3的组合状态共4个，每个状态的输出接至138的对应控制端即可。扩展资料：74138是一种3线—8线译码器 ，三个输入端CBA共有8种状态组合（000—111），可译出8个输出信号Y0—Y7。这种译码器设有三个使能输入端，当G2A与G2B均为0，且G1为1时，译码器处于工作状态，输出低电平。当译码器被禁止时，输出高电平。检测74ls138译码器时间波形的电路，使用的虚拟仪器为数字信号发生器和逻辑分析仪。数字信号发生器在一个周期内按顺序送出两组000—111的方波信号。参考资料来源：百度百科-译码器

9片。用一片进行高三位译码，8个输出分别用来分别控制8片译码器进行低三位译码，再将这8片的输出（共64个输出）作为（总）译码的输出，所以是9片。由于一共64线，所以需要8个74LS138作为输出，另外还需要一个74LS138起控制功能。把它标为Ax，其中x分别取0-7，也就是说一共有8个这样的74LS138，由于作用一样，我就只画了一个。这八个74LS138具有共同的输入脚D0-D2和不同的控制脚Bx。扩展资料：用一块3线-8线译码器74LS138可以组成任何一个三变量输入的逻辑函数，任意一个输入三变量的逻辑函数都可以用一块3线-8线译码器74LS138来实现。因为任意一个组合逻辑表达式都可以写成标准与或式的形式，即最小项之和的形式，而·块3线-8线译码器74LS138的输出正好是二变量最小项的全部体现。参考资料来源：百度百科-74LS138

两片74LS138组成的4-16线译码器工作原理是利用使能端组成的。选择端输入为D0，D1，D2，使能端变为选择端D3。74ls138的使能端芯片使能时，必须是 S1=H，S2+S3=L；也就是S1为高电平时，S2和S3同时为低电平时芯片才被使能，否则芯片输出全是H。当输入D3为L时，74ls138（1）被使能，74ls138（2）的输出全为H，74ls138（1）会根据D0，D1，D2的输入信号选择出输出L的输出端。当输入D3为H时，74ls138（2）被使能，74ls138（1）的输出全为H，74ls138（2）会根据D0，D1，D2的输入信号选择出输出L的输出端。此就为4 - 16线译码原理。

用一块3线-8线译码器74LS138可以组成任何一个三变量输入的逻辑函数，任意一个输入三变量的逻辑函数都可以用一块3线-8线译码器74LS138来实现。因为任意一个组合逻辑表达式都可以写成标准与或式的形式，即最小项之和的形式，而·块3线-8线译码器74LS138的输出正好是二变量最小项的全部体现。根据输出表达式，从中可以看出译码器74LS138是一个完全译码器，涵盖了所有三变量输入的最小项，这个特性正是它组成任意一个组合逻辑电路的基础。74ls138还有另一重要应用，可以组成数据分配器。其实在电路在家用电器、自动化控制等方面都有重要的应用。扩展资料：工作原理1、当一个选通端（E1）为高电平，另两个选通端为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。（即输出为Y0至Y7的非）比如：A2A1A0=110时，则Y6输出端输出低电平信号。2、利用 E1、E2和E3可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。3、若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。4、可用在8086的译码电路中，扩展内存。参考资料来源：百度百科-74LS138

Yi非等于Mi非，

74LS138 为3 线－8 线译码器，共有 54/74S138和 54/74LS138两种线路结构型式，其工作原理如下： 　　①当一个选通端（E1）为高电平，另两个选通端（（/E2））和（/E3））为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。（即输出为Y0至Y7的非）比如：A2A1A0=110时，则Y6输出端输出低电平信号。 　　②利用 E1、E2和E3可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。 　　③若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。 　　④可用在8086的译码电路中，扩展内存。 单 74ls138叫38译码器 就是三个输入 对应8个输出 意思就是 一个3位的二进制 输入对应一个10进制的一位 例如 A B C 输入 1 1 1 那他那边的Y就会输出对应的一个位置 如果ABC 译码为8 那Y里面就有一个位被弄为低电平。

非门应该移至左面的74LS138的6脚输入端，参考下图：

这是两个不同逻辑功能的芯片138是3线-8线的译码器。用于选择在8根输出线中的哪根有效48是BCD码译码器。用于连接7段LED数码管。译码器(decoder)是一类多输入多输出组合逻辑电路器件，其可以分为：变量译码和显示译码两类。 变量译码器一般是一种较少输入变为较多输出的器件，常见的有n线-2^n线译码和8421BCD码译码两类；显示译码器用来将二进制数转换成对应的七段码，一般其可分为驱动LED和驱动LCD两类。

我这里建议你使用两片74LS138芯片一片控制s函数一片控制C函数由于每片芯片都有三个使能端，你只要每片都选用一个就行了其余的使能端接地就行了。关键的地方来，使用第一片芯片用于函数S那么这片芯片的使能端接1为什么自己去想。那么如何去判断要使用进位信号呢这里你就要使用三个输入ABC请你记住当只有三个变量中有两个或两个以上同时为1时才进位，也就是说控制C函数的芯片才被激活好了具体咋做自己去设计了哈我已经给你了讲够明白的了在电脑上画图不好画你自己去画吧！

74LS138是3线8线译码器，有8个输出端，可以带8个数码管，所以，13个数码管就要用2个74LS138。想用74LS138驱动数码管有点问题，输出端在低电平时的最大输出电流只有4mA，而它的输出端是要接到数码管公共端的，数码管是点亮时公共端的电流要远远大于4mA的，而且数码管必须是共阴的，共阳是无效的。74HC154是4线-16线译码器，有16个输出端，一片就可以带16个数码管了。更主要是它的输出端的输出电流可达到25mA，这个电流驱动数码管的公共端还可以。结论，用1片74HC154就可以接13个数码管，而不能用74LS138。

用一片进行高三位译码，8个输出分别用来分别控制8片译码器进行低三位译码。再将这8片的输出(共64个输出)作为(总)译码的输出。 所以是9片。嘎嘎

首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。全加器有3个输入端：a,b,ci；有2个输出端：s,co.与3-8译码器比较，3-8译码器有3个数据输入端：A,B,C；3个使能端；8个输出端，OUT(0-7)。这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端，即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci；将3-8译码器的3个使能端都置为有效电平，保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系。现在写出全加器和3-8译码器的综合真值表：（A/a,B/b,C/ci为全加器和译码器的输入，OUT为译码器的输出（0-7），s为加法器的和，co为加法器的进位输出）PS:假定译码器的输出为高电平有效。A/a B/b C/ci OUT s co 0 0 0 0 0 0 0 0 1 1 1 0 0 1 0 2 1 0 0 1 1 3 0 1 1 0 0 4 1 0 1 0 1 5 0 1 1 1 0 6 0 1 1 1 1 7 1 1根据上面的真值表，可以设计出电路图：将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入，或门的输出作为加法器的进位输出。即完成了加法器的设计。回过头来分析：当加法器的输入分别为：a=1,b=0,ci=1时，对应3-8译码器的输入为A=1,B=0,C=1，这是译码器对应的输出为OUT(5)=1,其余的为0，根据上面设计的连接关系，s=0,co=1,满足全加器的功能，举其他的例子也一样，所以，设计全加器的设计正确。

令74LS138的三个选通输入依次是ABCY1=AC的话 列出真值表，当ABC=101或者111的时候 Y1=1。 当ABC=101时，译码器选择Y5(即此时Y5输出0，其余输出1) 将Y5和Y7接到门电路的与非门即可。Y2 Y3的实现同理Y2好像可以化简 A先跟BC取异或再跟BC取与 。A跟BC两项都取0输出才为0. 最后接法是将Y3到Y7的5个输出接入与非门。

74ls138是3-8线译码器，单个一般只能实现0到7的译码，二g段译码有2.3.4.5.6.8.9，要实现8,9的译码，简单的办法是将两片74ls138译码器扩展成4-16线译码器，可很容易实现共阴7段数码管g的译码。

用3线-8线译码器和门电路设计组合逻辑电路，使Y=BC+AB……A0,A1,A2分别对应为A，...用一片74LS138译码器和一片2-四输入与非门74LS20就可以实现，函数中的Y3,

用三片3线-8线74ls138组成5线-24线译码器,74LS138有三条选择输入线既 A,B,C.片脚为脚1,脚2,脚3.把三片74LS138的A,B,C,分别并联在一起,既每条线上连有3个A,3个B,3个C.这样,占去了5条线的3条.还剩两条线,用于控制三片74LS138的使能输入.使能控制有3个脚,叫为 G1,G2A,G2B.74LS138集成块,6脚=G1,4脚=G2A,5脚=G2B真值表公式 G2=G2A+G2B 当G1=H, G2=L 时 集成块被选通.设:剩的两条用于使能控制的线为 K1,K2,三片74LS138集成块分别叫U1,U2,U3.使U1的G1接5V,U1的G2A连K1,U1的G2B连K2,U2的G1连K1,U2的G2A和G2B连一起连K2,U3的G1连K2,U3的G2A和G2B连一起连K1.这样,当K1,K2两条线分别等于 0 0,0 1,和 1,0 时,就能分别选通U1,U2,U3三个集成块中的其中一片.